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典型案例

電磁幹擾的產生及PCB設計中的抑製方案

1 引言
 
電磁兼容性(Electromagnetic Compatibility,EMC)是指“一種器件、設備或係統的性能,它可以使其在自身環境下正常工作並且不會對此環境中任何其他設備產生強烈電磁幹擾(IEEEC 63.12-1987)”。對於無線接收設備來說,采用非連續頻譜可部分實現EMC性能,但很多例子也表明EMC並不是總能做到。例如在電腦和測試設備之間、打印機和台式電腦間、蜂窩電話和醫療儀器之間等都具有高頻幹擾,AG亞洲網站把這種幹擾稱為電磁幹擾(Elec-tromagnetic Interference,EMI)。電磁幹擾是指那些不希望產生的、影響器件或係統正常工作的雜波信號電磁幹擾的產生及PCB設計中的抑製方案
 
所有電器和電子設備工作時都會有間歇或連續性的電壓或電流變化,有時變化速率還相當快,這樣
會導致在不同頻率內或頻帶間產生電磁能量,而相應的電路則會將這種能量發射到周圍的環境中。
 
EMI有兩條途徑離開或進入一個電路:輻射和傳導。信號輻射是通過外殼的縫、槽、開孔或其他缺口泄漏出去;傳導則通過耦合到電源、信號和控製線上離開外殼,在開放的空間中自由輻射,從而產生幹擾。
 
形成EMI必須具備三個基本要素:
 
(1)傳導或輻射的電磁幹擾源;
 
(2)耦合路徑;
 
(3)敏感部件(設備)。
 
例如在印製電路板(Printed Circuit Board,PCB)中,電磁幹擾源於頻率發生電路、塑料封裝元件等的電磁輻射、地線反彈噪聲、過長傳輸線及電纜互聯等;耦合路徑為能夠傳輸射頻(Radio Frequen-cy,RF)能量的介質;如自由空間或金屬互聯等;敏感部件指能夠接收RF幹擾信號的器件。
 
2  PCB中存在電磁幹擾的原因
 
根據電磁場的基本理論,當外部傳輸線或PCB印製線中存在有RF電流時,電流從電流源流到負載後,必須通過返回路徑返回到電流源,這樣形成了閉合電流環路,便會產生磁場,該磁場同時又會產生一個輻射電場。這樣,通過電磁場的交互作用實現了RF能量的產生與傳播。因為PCB印製線與RF電流返回路徑間存在有一定的物理距離,磁場與返回結構間的磁通耦合將隻能接近而不能達到100%,這種一定量的未被耦合到返回結構的殘餘RF電流是PCB中引起電磁幹擾的主要原因,如圖1所示。
 
 
印製電路板中的電磁幹擾問題包括公共阻抗耦合和串擾,高頻載流導線產生的輻射,印製線條對高頻輻射的感應等。其中以高頻輻射問題最為嚴重,這是因為電源線、接地線及信號線的阻抗會隨著頻率的增高而增大,故較易通過公共阻抗耦合產生幹擾,同時頻率增高使得線路間寄生電容的容抗減小,因而串擾更易發生。當模擬電路和數字電路在同一塊印製電路板上混裝時,若電源與地線共用,則可能產生嚴重的公共阻抗耦合問題,在地線回路中產生的幹擾電壓,嚴重時可能高於接在公共回路中的模擬和數字電路的噪音容限,而造成設備工作的不穩定電磁幹擾的產生及PCB設計中的抑製方案
 
3   PCB的EMC設計
 
3.1  合理布局與布線
 
在設備內部,布局或布線不當是造成幹擾的首要原因,大多數的幹擾是發生在模擬數字混排的布局網或布線不當的印製線之間。所以正確的布局和布線是設備可靠運行的基本保證之一。線間耦合不外乎是低頻磁場的電感耦合和高電壓下的電容耦合,線間距離越近,則線間的互感和靜電容就越大。對於磁場耦合來說,兩電路間的耦合情況與幹擾信號的頻率、線路上流動的電流、線路間的距離、線路和地間的距離、耦合路徑的長度以及屏蔽層的接地方式有關。對電容耦合來說,電路間的耦合情況同樣也與幹擾信號的頻率、線間距離、屏蔽情況、線路上的電壓高低等因素有關。因此,合理布局和布線是PCB的EMC設計的關鍵,下麵提出具體的設計方案。
 
當高速、中速和低速數字電路混用時,在印製板上要給它們分配不同的布局區域。對低電平模擬電路和數字邏輯電路要盡可能地分離。因為這種布局可以使高頻電流在印製板上的走線路徑變短,有助於降低線路板內部的串擾、公共阻抗耦合和輻射發射。元器件的布局首先要考慮的一個因素就是電性能,把連線關係密切的元器件盡量放在一起,高速線走線盡可能短。功率信號和小信號器件要分開,這樣可減少組件之間的電磁幹擾。
 
信號線上的傳輸時間對總的係統速度影響很大,特別是對高速的發射極耦合邏輯(Emitter-Cou-pled Logic,ECL)電路,雖然集成電路塊本身速度很高,但由於在底板上用普通的互連線(每30cm線長約有2ns的延遲量)帶來延遲時間的增加,可使係統速度大為降低,並可能導致同步時序錯誤。所以在係統布局時最好將同步工作部件放在同一塊插件板上,因為到不同插件板上的時鍾信號的傳輸延遲時間不相等,可能使移位寄存器產生錯誤邏輯;若不能放在一塊板上,也要盡可能保證公共時鍾源連到各插件板的時鍾線的長度相等。
 
較好的印製電路板布線方案是讓模擬和數字電路分別擁有自己的電源和地線通路,這樣幹擾電壓就不會出現在電路的輸入端上。在可能的情況下加寬電路的電源與地線,以減小電源與地線回路的阻抗,減小任何可能在電源與地線回路中的幹擾電壓。
 
進行多層印製板設計時,首先要考慮的是帶寬。數字電路的EMC設計中要考慮的是數字脈衝的上升沿和下降沿所決定的頻帶寬而不是數字脈衝的重複頻率。矩形的周期數字脈衝的傅立葉展開見公式(1)。
 
式中:電磁幹擾的產生及PCB設計中的抑製方案是數字脈衝寬度,電磁幹擾的產生及PCB設計中的抑製方案是數字脈衝的上升時間,T是數字信號的重複周期,A是信號幅值。根據這個結果可以把方形數字信號的印製板設計帶寬定為電磁幹擾的產生及PCB設計中的抑製方案,通常要考慮這個帶寬的10倍頻。所以在選擇邏輯器件時,要選上升時間比5ns長的器件,不要選擇比電路要求時序快的邏輯器件。而對於速度較快的邏輯電路,特別是超高速ECL集成電路來說,因其邊沿速度增快,故走線的長度必須大大縮短以保持信號完整性。
 
根據克希霍夫定律,任何時域信號由源到負載的傳輸都必須構成一個完整的回路,一個頻域信號由源到負載的傳輸都必須有一個最低阻抗的路徑。如果高頻輻射電流不是經由設計中的回路到達目的負載,就一定是通過某個客觀存在電回路到達的,這一非正常回路中的一些器件就會遭受電磁幹擾。在數字電路設計中,不能忽略的是存在於器件、導線、印製線和插頭上的寄生電感、電容和導納。為此有以下幾條布線的共同原則:
 
(1)所有平行信號線之間要盡量留有較大的間隔,以減少串擾。如果有兩條相距較近的信號線,最好在兩線之間走一條接地線,可以起到屏蔽作用。設計信號傳輸線時要避免急拐彎,以防傳輸線特性阻抗的突變而產生反射和振鈴,要盡量設計成具有一定尺寸的均勻的圓弧線。
 
(2)印製板上若裝有大電流器件,如繼電器、指示燈、喇叭等,它們的地線最好單獨走線,以減少地線上的噪聲,這些大電流器件的地線應連到插件板或背板上的獨立的地總線上去。如果板上有小信號放大器,則放大前的弱信號線要遠離強信號線,而且走線要盡可能短,如有可能還要用地線對其進行屏蔽。時鍾電路和高頻電路是主要的幹擾源和輻射源,要單獨安排並遠離敏感電路。
 
(3)電源平麵應靠近接地平麵,並且安排在接地平麵之下。這樣可以利用兩金屬平板間的電容作電源的平滑電容,同時接地平麵還對電源平麵上分布的輻射電流起到屏蔽作用。
 
(4)把數字電路和模擬電路分開,有條件時將數字電路和模擬電路安排在不同層內。如果一定要安排在同一層,可采用開溝、加接地線條、分隔等方法補救,保證模擬和數字電路的相對獨立性。低速、中
速、高速邏輯電路應分區布設。
 
(5)要特別注意電流流過電路中的導線環路尺寸,因為這些回路就相當於正在工作中的小天線,隨時隨地向空間進行輻射。特別是要注意時鍾部分的走線,因為這部分是整個電路中工作頻率最高的,晶振要盡量靠近集成電路(IC),且布線要較粗,晶振外殼要接地。
 
3.2  接地設計電磁幹擾的產生及PCB設計中的抑製方案
 
印製板接地方案是印製板EMC設計的另一個基本的重要問題。RF電流從負載返回電流源途中必須流經一個零電位參考結構,一般為地線或接地層,這種返回電流途經的電位恒定的平麵路徑通常稱為參考平麵。參考平麵的布置有利於多層PCB的磁通消除,但被分割的平麵由於形成電流環路,不能做為優化的返回平麵去除RF電流。為了利用參考平麵實現磁通消除的目的,必須使較大的頻譜能量流經的網絡緊鄰實際RF返回平麵,最好是零電位層。接地層最好在電源層之上,因為各種邏輯器件的上拉/下拉電流比例可能很不對稱。其信號磁通相位的移動、較大的線感抗、較差的阻抗控製和噪聲不穩定性等使這些開關器件可能不能形成優化的磁通消除條件,所以建立接地平麵可以充分分流開關電流。
 
建立分布參數的概念,高於一定頻率時,任何金屬導線都要看成是由電阻、電感構成的器件。所以接地引線具有一定的阻抗並且構成電氣回路,不管是采用單點接地還是多點接地,都必須構成低阻抗回路進入真正的大地或機架。
 
接地電流流經接地線時,會產生傳輸線效應和天線效應。當線條長度為1/4波長時,可以表現出很高的阻抗,接地線實際上是開路的,接地線反而成為向外輻射的天線,最後接地板上充滿高頻電流和幹擾場形成的渦流。因此在接地點之間構成許多回路,這些回路的直徑(或接地點間距)應小於最高頻率波長的1/20。可將發射幹擾較少的電路放置到離地點最遠處,將發射幹擾較多的電路放置離匯流地點最近的地方,這樣可通過限製噪聲電路回線阻抗限製公共阻抗的耦合。
 
3.3  電容的設計
 
電容在PCB設計中有多種功能,如減少地線反彈噪聲、分流功能區域以及消除電路中共模和差模RF電路等。電容可分為去耦電容、旁路電容和容納電容三類。去耦電容能有效消除由高頻開關部件產生的RF能量,為部件提供局部的低阻抗直流電壓源,有利於減少通過PCB傳送的電流脈衝峰值。旁路電容能消除高頻輻射噪聲,該噪聲會限製電路帶寬產主共模幹擾。容納電容是用來解決開關器件工作時電源電壓會產生突降的問題。
 
去耦電容可有效抑製電源分布係統的雜波信號。開關邏輯器件必須使用去耦電容,因為邏輯器件產生的開關能量脈衝會注入電源分布係統中,會通過共模和差模雜波信號的形式傳輸到其他邏輯電路或子區域中。設計中需計算去耦電容值以抑製所有的主要時鍾諧波。電容的自諧振頻率應高於所有需要抑製的時鍾諧波頻率,因為當需抑製的頻率超過電容自諧頻率時,電容就變成為感性器件從而失去其去耦功能。一些標準電容的自諧頻率參見表1。
 
表1 電容器的自諧振頻率
 
去耦電容的電容量按公式(2)計算。
 
 
式中$I為瞬變電流,$V為邏輯器件工作允許的電源電壓值的變化,$t為開關時間。

旁路電容可以轉移輸入/輸出(I/O)電纜中的共模電流。
 
旁路電容一般是通過建立與機殼接地的短路將屏蔽電纜中的RF共模電流安全轉移的電容(RF電流是交流電流)。旁路電容必須布置在附於PCB板上的I/O互連區。如果電纜沒有固定在機殼上,就需要采用旁路電容去除屏蔽電纜中的共模電流,以免這種共模電流輻射到自由空間或幹擾機殼接地。應使用最短的器件接腳並應考慮適當的帶寬濾波和靜電放電(Electrostatic Discharge,ESD)保護功能。
 
在電源引線比較長時,瞬變電流引起較大的壓降,就要加容納電容以便維持器件要求的電壓值。
 
3.4  邏輯電路的使用
 
當邏輯門電路輸入條件變化、電路發生逆轉的瞬間,會在門電路的電源和地之間出現一個非常短暫的低阻抗連接,產生非常短暫的電流峰。電流峰的持續時間與電路的開關時間大體相等。常見電路的開關時間與峰值見表2。
 
表2 常見電路的開關時間與峰值
 
注:
 
CMOS——互補型金屬-氧化物-半導體集成電路(Comple-mentary Metal-Oxide-Semiconductor);
 
TTL——晶體管邏輯電路(Transistor-Transistor Logic);
 
HCMOS——高密度互補型金屬-氧化物-半導體集成電路;
 
LSTTL——低功耗肖特基係列晶體管邏輯電路;
 
STTL——肖特基係列。
 
通常細長的印刷導線的分布電感為15LH/cm,對2cm長的印刷導線因門電路邏輯狀態變化在電源線(或地線)中造成的電壓變化:
 
 
可以看出,高速電路工作時產生的電源線或地線幹擾要明顯大於低速電路,故從抗幹擾和穩定運行的角度看,能不用高速邏輯電路的地方就不要用高速邏輯電路。
 
有兩種方法能使高速電路在相對長的線上工作而無嚴重的波形失真,對晶體管邏輯電路(Tran-sistor-Transistor Logic,TTL)快速下降邊沿采用肖特基二極管箝位方法,使過衝量被箝製在比地電位低一個二極管壓降的電平上,這就減少了後麵的反衝幅度。對異質結構互補型晶體管(Heterostruc-ture-Coupled Transistor,HCT)係列的器件,若采用肖特基二極管箝位和串聯電阻端接方法相結合,其改善的效果將會更加明顯。當沿信號線有扇出時,在較高的位速率和較快的邊沿速率下,上述介紹的TTL整形方法有些不足,因為線中存在著反射波,它們在高位速率下將趨於合成,從而引起信號嚴重失真和抗幹擾能力降低。為了解決反射問題,在ECL係統中通常使用另外一種方法:線阻抗匹配法。線阻抗匹配法是指使用傳輸線或在線上加匹配電阻,達到能預測連線時延和通過阻抗匹配來控製反射和振蕩目的的方法。線路中是否加匹配電阻要視傳輸線的長度來定,對高速電路,在傳輸線達到20~25cm時就要考慮加匹配電阻。匹配電阻的實施有2種模式:
 
(1)在一條線的接收端用一個與線特性阻抗相等的電阻端接,則稱該傳輸線為並聯端接線。它主要是為了獲得最好的電性能、驅動分布負載而采用的。如圖2所示。
 
(2)在驅動器和傳輸線之間串接一個電阻,而線的終端不再接端接電阻,這種端接方法稱之為串聯端接。較長線上的過衝和振鈴可用串聯端接技術來控製。串聯端接時串聯電阻的值與電路(驅動門)輸出阻抗之和等於傳輸線的特性阻抗電磁幹擾的產生及PCB設計中的抑製方案,如圖3所示。
 
圖2 並聯端接示意圖
 
圖3 串聯端接示意圖
 
如果線延遲時間比信號上升時間短得多,也可在不用串聯或並聯端接的情況下使用傳輸線。並聯端接線和串聯端接線都各有優點,使用哪一種由係統的要求而定。一般來說,並聯端接線的主要優點是係統速度快且信號在線上傳輸完整無失真。長線上的負載既不會影響驅動長線的驅動門的傳輸延遲時間,又不會影響它的信號邊沿速度,但將使信號的傳輸延遲時間增大。串聯端接方法使電路有驅動幾條平行負載線的能力,串聯端接線由於容性負載所引起的延遲時間增量約比相應並聯端接線的大一倍,而短線則因容性負載使邊沿速度放慢以及驅動門延遲時間增大,但是串聯端接線的串擾比並聯端接線的要小,其主要原因是沿串聯端接線傳送的信號幅度僅僅是1/2的邏輯擺幅,因而開關電流也隻有並聯端接的開關電流的一半,信號能量小所以串擾也就小。
 
4  結論
 
PCB的電磁兼容設計的關鍵在於如何減少輻射能力以及如何提高抗幹擾能力,合理的布局與布線是設計射頻電路PCB的保證。文中所述方法有利於提高射頻電路PCB設計的可靠性,解決好電磁幹擾問題,進而達到電磁兼容的目的。

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